技术标签: IP核 DDS FPGA Vivado Verilog Xilinx
本文介绍Vivado中DDS IP核的使用方法。
首先在IP Catalog中搜索并找到DDS Compiler,双击打开。
Configuration:
Configuration Options:
Phase Generator and SIN/COS LUT:相位发生器和SIN/COS LUT结合。
Phase Generator only:仅提供相位发生器。
SIN/COS LUT only:仅提供带有可选泰勒级数校正电路的SIN/COS LUT。
注:Phase Generator and SIN/COS LUT 和 SIN/COS LUT only模式的区别在于,前者输入数据代表相位增量,即输入数据保持不变,内核会自动累加相位,后者输入数据代表相位值,即为了得到正确的输出,需要手动更新输入数据。
System Requirements:
System Clock:DDS内核的时钟频率。
Number of Channels:通道数,其会影响每个通道的有效时钟频率,即System Clock除以通道数。
Mode of Operation:DDS操作模式,有standard和rasterized 两种模式可选。
两种模式输出时钟频率计算公式分别为:
Parameter Selection:
System Parameters:
Spurious Free Dynamic Range (dB):无杂散动态范围。
Frequency Resolution (Hz):频率分辨率。
Noise Shaping:噪声成形。
Hardware Parameters:
Phase Width:相位宽度,设置m_axis_phase_tdata中PHASE_OUT字段的宽度。
Output Width:输出宽度,设置m_axis_data_tdata中SINE和COSINE字段的宽度。
对于指定的噪声成形方法,无杂散动态范围和输出宽度存在一定的换算关系。
Noise Shaping | SFDR |
---|---|
None,Dither | SFDR = Output Width x 6 |
Taylor | SFDR = (Output Width - 1)x 6 |
Implementation
Phase Increment Programmability:选择设置 PINC 值的方式。
Phase Offset Programmability:选择设置 POFF 值的方法。
相位增量和相位偏移,在勾选Streaming后,若PINC和POFF分别为11比特,其在s_axis_phase_tdata的位置如下图所示。
Output:
Output Selection:分别勾选Sine and Cosine、Cosine、Sine后,其输出m_axis_data_tdata结构如下图所示。
Ploarity:设置是否翻转m_axis_data_tdata的SINE和COSINE字段。
Amplitude Mode: Full Range和Unit Circle。
Detailed Implementation:
设置AXI4-Stream接口的相关控制引脚。
`timescale 1ns / 1ps
module DDS_IP_sim;
//input
reg aclk;
reg aresetn;
reg s_axis_phase_tvalid;
reg [31:0] s_axis_phase_tdata;
//output
wire m_axis_data_tvalid;
wire [31:0] m_axis_data_tdata;
wire [15:0] sin;
wire [15:0] cos;
initial begin
aclk = 1'd0;
s_axis_phase_tvalid = 1'd1;
aresetn = 1'd1;
s_axis_phase_tdata[31:16] = 16'h00_00;
s_axis_phase_tdata[15:0] = 16'h0F_FF;
# 5;
forever begin
# 5;
aclk = ~aclk;
end
end
assign sin = m_axis_data_tdata[31:16];
assign cos = m_axis_data_tdata[15:0];
dds_compiler_0 u_dds(
.aclk(aclk), // input wire aclk
.aresetn(aresetn), // input wire aresetn
.s_axis_phase_tvalid(s_axis_phase_tvalid), // input wire s_axis_phase_tvalid
.s_axis_phase_tdata(s_axis_phase_tdata), // input wire [31 : 0] s_axis_phase_tdata
.m_axis_data_tvalid(m_axis_data_tvalid), // output wire m_axis_data_tvalid
.m_axis_data_tdata(m_axis_data_tdata) // output wire [31 : 0] m_axis_data_tdata
);
endmodule
为了便于观察仿真结果,先右击信号,再点击Waveform Style->Analog,再点击Radix->Signed Decimal。
进一步可点击Waveform Style中的Analog Settings,将Interpolation style设置为Hold。
解释一下结果:
时钟频率为100MHz,时钟周期为10ns。phase increment 相位增量为0x0FFF,phase offse相位偏移为0x7FFF,phase width=16。则输出信号相位会落后0x7FFF / 0xFFFF x 360 = 180。输出信号周期为160ns,则输出频率为6.25MHz,满足 输出频率 = 0x0FFF / 0xFFFF x 输入频率。同时可以看到,输出信号sin和cos存在40ns的时差,则对应相差90度。
将phase offset相位偏移设置为0x0000,则仿真结果为
在SIN/COS LUT only操作模式下,需要手动更新s_axis_phase_tdata的值,从下图可以看出该值一直在变化。不同于上图中s_axis_phase_tdata一直保持为0x00000FFF。
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