DFT ATPG test coverage 分析与提高-- ICG 相关逻辑测试_icg穿到scan上-程序员宅基地
ICG
门控时钟在低功耗设计中大量使用，而门控时钟单元大部分function设计、综合时选择专门的标准单元，我们通常称为ICG (Intergated clock gater). 常见的ICG cell 如下所示：
其中Pre-latch clock gater 应用相对广泛，其中TE pin 与FE pin (不同的工艺库pin name 会有区别，但内部结构类似) 分别作为DFT 控制和function 控制，它们的关系是 OR 的关系，即只要有一个pin 为1，门控时钟单元就可打开。
ICG dft 控制逻辑
在做scan 测试时，分shift/capture， shift 的时候时钟必须打开保证scan chain 能够正常trace，为此常有dft 控制逻辑接管 TE pin ；capture 时可以打开、可以关闭，基于工具对电路的认识推相关pattern。 为此常见的电路如下：
其中寄存器+mux 构成的是普通的scan cell 类型，需要上scan chain, 右侧的 或门、mux以及TDR 相关作用，输出pin 连接 ICG 的TE pin. 该dft 控制电路可以保证在shift 的时候ICG 是打通的，要么两个TDR[1:0]=10，要么 TDR[1:0]= X1；capture 的时候根据配置可以灵活选择，比如让该电路一直输出为1，即ICG 在capture的时候也是打开的，这种方式可以降低pattern的数量但是会损失ICG cell FE pin 前面逻辑的coverage，要么让scan cell 去推相应的值去测FE 前面逻辑以及在一些时候直接让ICG 打通。 该scan cell 一般是dft 增加的，可以选择相应scan clock, 常用shift clock 相关逻辑作为它的驱动时钟。
ICG E pin 前面逻辑的测试
有了相关电路，是不是 ICG 前面的function 逻辑就很好测试了。其实不然，E pin 以及前面fanin 逻辑因为跟clock 相关，所以其测试跟普通逻辑的测试又有一些区别，如下所示：
对于E pin 相关fault的测试，在last shift 时保证后面scan cell D pin 与Q 为相反的值, 在capture 时检测ICG 后面的scan cell 上的是否为相反的value,从而判断clock path 上是否有故障。 因此需要较多的pattern测试相关fault, 可以灵活配置 TE 对pattern number/coverage 做一个折中。
常见的丢失就是前面的逻辑特别复杂或者因为后面flop的一些loop的原因无法产生一个opposite value ，在某些design中 如果说这种ICG cell 比较特定的化， 可以选择在E pin 上加observe test point, 保证E pin 前的逻辑可以通过 增加的test point 测到，而不是依赖icg 以及后面的flop,
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